1er Approfondissement

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• Dans ce cours, l’étudiant entre dans la peau d’un ingénieur en mission pour pour Thales Alenia Space, chargé de développer et implanter sur FPGA un analyseur de spectre. Il doit notamment remplir les tâches suivantes :
  • Analyse d’architecture de systèmes de traitement du signal
  • Création d’une IP par synthèse haut niveau en C++ (HLS)
  • Codage et synthèse de l’architecture et de l’IP en VHDL
  • Vérification
  • Implantation sur FPGA
  • Test sur carte

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1. Introduction

• Présentation des enjeux du test et de la simulation de fautes.

• Importance de la sûreté de fonctionnement dans les circuits intégrés modernes.

2. Notions de base

• Mécanismes destructeurs : usure, vieillissement, défaillances physiques.

• Techniques de protection : redondance, durcissement des circuits.

• Sûreté de fonctionnement : fiabilité, disponibilité, maintenabilité.

3. Test des circuits logiques

• Fautes et modèles : fautes classiques (stuck-at, transition, retard…), modèles de fautes.

• Génération du test : ATPG (Automatic Test Pattern Generation), couverture de fautes.

• Circuits séquentiels : test des registres et automates.

• Test des mémoires : défaillances spécifiques, algorithmes de test mémoire (March, BIST).

4. Conception en vue du test (DFT – Design for Testability)

• Principe : améliorer la testabilité dès la conception du circuit.

• Techniques génériques : scan chains, testabilité structurée.

• Test semi-intégré (BIT – Built-In Test) : principes et applications.

• Test intégré (BIST – Built-In Self-Test) : architectures et implémentation.

5. Test des circuits analogiques, mixtes et RF

• Spécificité : différences avec le test des circuits numériques.

• Méthodes de test : test paramétrique, test fonctionnel.

• DFT pour circuits analogiques et RF : stratégies et défis.

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Au cours de cette initiation, la prise en main du logiciel professionnel de conception de circuits intégrés CADENCE se fait à l'aide d'un amplificateur opérationnel CMOS en technologie 0.35µm.

Le dessin de masques (layout) doit être réalisé en respectant les règles de dessin. Les outils de vérification DRC/LVS ainsi que les simulations post-layout prenant en compte les parasites liés aux masques sont aussi abordés.

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Composition de la matière : 2 séances de CM + 18 séances de Travaux Pratiques

Le projet consiste à découvrir, comprendre et maitriser les différentes étapes de conception d’un circuit intégré analogique complexe. Dans ce cadre, les outils de conception Virtuoso® Schematic & Layout sont utilisés pour la conception d’un régulateur linéaire incluant une référence de tension de type Bandgap (5V/2V 10mA, BW >1MHz, PSRR 50dB) dans une technologie CMOS sub-micronique. A l’issue de 2 séances de cours apportant des compléments d’information nécessaires aux notions de bases acquises en L3 et M1, un projet articulé sur N séances de TP propose de suivre les étapes de conception menant du cahier-des-charges jusqu’au dessin des masques du circuit par la mise en œuvre du design flow analogique de l’environnement Cadence® . Les principales étapes sont : une recherche bibliographique des topologies existantes, une phase de conception au niveau transistor des blocs analogiques constitutifs du circuit, une validation « pire-cas » par variation paramétrique des modèles des composants utilisés, la réalisation et le dessin des masques dans le respect des règles d’appairage.

La méthode d’apprentissage utilisée pour cette matière est l’Apprentissage Par Problème offrant aux étudiants une grande liberté de créativité lors de la conception de leurs circuits. L’accès aux documentations en ligne (bibliothèques ouvertes, articles scientifiques IEEE par exemple) donne la matière nécessaire pour explorer diverses architectures de circuits pouvant répondre aux demandes du projet.

Mode d’évaluation : remise d’un rapport d’étude complet à l’issue du projet.

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